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IDT7008S/L
High-Speed 64K x 8 Dual-Port Static RAM
Waveform of Interrupt Timing (1,5)
t WC
Military, Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS
(3)
t WR
(4)
CE "A"
R/ W "A"
t INS (3)
INT "B"
3198 drw 17
t RC
ADDR "B"
INTERRUPT CLEAR ADDRESS
(2)
t AS (3)
CE "B"
OE "B"
t INR (3)
INT "B"
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. See Interrupt Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
5. Refer to Chip Enable Truth Table.
Truth Table IV — Interrupt Flag (1,4,5)
3198 drw 18
Left Port
Right Port
L
H
L
H
R/ W L
L
X
X
X
CE
L
X
X
L
OE L
X
X
X
L
A 15L -A 0L
FFFF
X
X
FFFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE
X
L
L
X
OE R
X
L
X
X
A 15R -A 0R
X
FFFF
FFFE
X
INT R
(2)
(3 )
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT L and INT R must be initialized at power-up.
5. Refer to Chip Enable Truth Table.
15
6.42
3198 tbl 16
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